Процессоры для IBM-совместимых компьютеров

Процессоры AMD

Прежде всего, следует сказать несколько слов об идентификации процессоров AMD. Все современные x86-процессоры поддерживают инструкцию CPUID, входящую в стандартный набор x86-инструкций, и процессоры AMD не стали исключением из этого правила. Идентификатор CPUID процессоров AMD — это усеченный вариант идентификатора CPUID для процессоров Intel. Все отличие заключается в том, что отброшены два старших бита — 12 и 13, в которых у процессоров Intel хранится значение поля Type, которого нет у процессоров AMD. Таким образом, идентификатор CPUID процессоров AMD представляет собой 12-битное число, состоящее из трех полей: Instruction Family — четыре старших бита с 8 по 11 (аналогично Family для Intel), Model — четыре бита с 4 по 7 (аналогично Model для Intel) и Stepping — четыре младших бита с 0 по 3 (аналогично Stepping для Intel). CPUID процессоров AMD можно определить с помощью программы CPUID от AMD (http://www.amd.com/K6/k6docs/cpuidfls.exe). С того же www-сайта можно скачать еще одну полезную программу — CPUSPEED (http://www.amd.com/K6/k6docs/cpuspd4.exe), которая позволяет узнать реальную рабочую частоту ядра процессора AMD.

Компания AMD всегда была и по сей день остается главным соперником Intel на рынке процессоров с x86-архитектурой. На сегодняшний день AMD выпускает процессоры двух семейств с x86-архитектурой — AMD-K6 и AMD-K6-2.

AMD-K6 появился на рынке в апреле 1997 г. — это был первый процессор шестого поколения от AMD, который составил достойную конкуренцию Intel Pentium MMX. AMD-K6 имеет L1-кэш объемом 64 Кбайт (32 Кбайт для инструкций + 32 Кбайт для данных), поддерживает набор MMX-инструкций и частоту системной шины в 66 МГц. Поддерживаемый L2-кэш — внешний, устанавливается на материнской плате и работает на частоте системной шины. Процессор выполняется в виде одной микросхемы в CPGA-упаковке (Ceramic Pin Grid Array), которая имеет 321 контактную ножку и совместима с разъемом Socket 7.

Первые процессоры AMD-K6 изготавливались по 0,35-микронной технологии — это было семейство процессоров AMD-K6 Model 6 с CPUID = 56xh. Напряжение на ядре (core voltage) у этих процессоров было равно 2,9 В (что соответствовало частоте на ядре в 166 МГц или 200 МГц), или 3,2 B (что соответствовало частоте на ядре в 233 МГц), а входное напряжение (I/O voltage) у всех моделей было одинаковое — 3,3 В.

Более поздние модели AMD-K6 стали изготавливать по 0,25-микронной технологии — семейство процессоров AMD-K6 Model 7 с CPUID = 57xh. Это позволило снизить напряжение на ядре до 2,2 В, которое теперь остается неизменным во всем диапазоне возможных рабочих частот 0,25-микронного ядра — 200, 233, 266, 300 МГц. А вот входное напряжение не изменилось и по-прежнему равно 3,3 В.

AMD-K6-2 стал дальнейшим развитием линейки процессоров AMD шестого поколения (семейство процессоров AMD-K6-2 Model 8 с CPUID = 58xh). Он был анонсирован в конце мая 1998 г. и позиционируется как альтернатива процессорам линеек Intel Pentium II и Intel Celeron.

Как и его предшественник, он имеет L1-кэш объемом 64 Кбайт (32 Кбайт для инструкций + 32 Кбайт для данных), поддерживает внешний L2-кэш — работает на частоте системной шины, набор MMX-инструкций, выполняется в виде CPGA-микросхемы под разъем Socket 7. Изготавливается по 0,25-микронной технологии, напряжение на ядре процессора — 2,2 В, входное напряжение — 3,3 В. AMD-K6-2 поддерживает технологию 3DNow!, частоты системной шины в 66/95/100 МГц, тактовые частоты ядра в 233/266/300/333/350/366/380/400 МГц и совместим с платформами Super7 и Socket 7.

Маркировка процессоров AMD-K6-2. Маркировка, наносимая на микросхему процессоров AMD-K6-2, бывает двух типов. Причиной тому послужила путаница в названиях одного и того же процессора. Дело в том, что новый оригинальный набор инструкций процессора от AMD, позволяющий увеличить производительность системы при работе с 3D-графикой, имел рабочее название «AMD-3D». А новый процессор, в котором планировалось впервые реализовать этот набор инструкций, получил рабочее название «AMD-K6 3D». Однако, впоследствии рабочее название «AMD-3D» изменили на всем хорошо известное маркетинговое «3DNow!», а «AMD-K6 3D» — на «AMD-K6-2». Вот и получилось, что один и тот же процессор был сначала известен под именем «AMD-K6 3D», а потом под именем «AMD-K6-2». Так появилось два названия и два типа маркировки одного и того же процессора.

Первоначально содержательная часть маркировки процессора с рабочим названием «AMD-K6 3D» выглядела следующим образом:

AMD-K6 
AMD-K6 3D/xxxpvt
v.vV CORE/3.3V I/O
R AAAAAAA
xxxMHz 

С появлением процессора на рынке и «вводом в эксплуатацию» его маркетингового названия «AMD-K6-2» маркировка изменилась:

AMD-K6 —2
AMD-K6-2/xxxpvt
v.vV CORE/3.3V I/O
R AAAAAAA
xxxMHz  

Отдельные элементы маркировки расшифровываются следующим образом:

• xxx: рабочая частота ядра процессора в МГц, возможные значения для процессора AMD-K6 3D — 233, 250, 266, 300, для процессора AMD-K6-2 — 233, 266, 300, 333, 350, 366, 380, 400;
• v.vV: напряжение на ядре процессора (Core Voltage), возможное значение — 2.2V (2.2V = 2.2V);
• pvt: p — тип упаковки микросхемы (Package Type), возможное значение — А (A = 321-pin PGA);
• v — рабочие напряжения (Operating Voltage), возможное значение — F (F = 2.1-2.3V Core/3.135-3.6V I/O);
• t — рабочая температура корпуса микросхемы (Case Temperature), возможные значения — R (R = 0°C–70°C), Q (Q = 0°C–60°C);
• R AAAAAAA: R — ревизия, возможные значения A (A = Revision A), B (B = Revision B), и.т.д.;
• AAAAAAA — заводской код, предназначен для внутреннего использования компанией-производителем.

Несомненно, самая важная информация заключена в элементе со структурой «AMD-K6 3D/xxxpvt» или «AMD-K6-2/xxxpvt», который в рабочей терминологии AMD имеет название «Ordering Part Number» (OPN). В качестве справочной информации мы приводим значения OPN для выпускавшихся ранее процессоров AMD-K6 3D: AMD-K6 3D/233AFR, AMD-K6 3D/250AFR, AMD-K6 3D/266AFR, AMD-K6 3D/300AFR, AMD-K6 3D/333AFR; а также для выпускавшихся/выпускающихся процессоров AMD-K6-2: AMD-K6-2/233AFR, AMD-K6-2/266AFR, AMD-K6-2/300AFR, AMD-K6-2/333AFR, AMD-K6-2/350AFR, AMD-K6-2/366AFR, AMD-K6-2/380AFR, AMD-K6-2/400AFQ.

Справочную информацию по процессорам AMD-K6-2 можно найти в приложении 4.

Микроархитектура процессора AMD-K6-2

В процессоре AMD-K6-2 реализована так называемая «Enhanced RISC86» -микроархитектура. RISC — это аббревиатура от Reduced Instruction Set Computing («вычисления с сокращенным набором команд»). RISC-процессор обладает меньшим числом команд фиксированной длины. Упрощенная структура позволяет RISC-процессору развивать более высокую скорость. Типичные представители RISC-процессоров — Alpha от DEC, SPARC от SUN, PowerPC от IBM. В противоположность этому CISC — сокращение от Complex Instruction Set Computing («вычисления со сложным набором команд»). Все члены семейства х86 — типичные представители CISC-процессоров со сложными, но удобными наборами команд.

Что касается AMD-K6-2, то речь в данном случае идет об объединенной архитектуре на основе преобразования х86-команд в более простые в обращении RISC-инструкции. Основная ее особенность состоит в том, что внешние x86-инструкции, поступающие на обработку в процессор, преобразуются во внутренние RISC86-инструкции, которые и исполняются процессором. Вместо того, чтобы напрямую исполнять сложные x86-инструкции с переменной длиной от 1 до 15 байт, процессор обрабатывает поток простых RISC86-инструкций фиксированной длины.

В состав процессора AMD-K6-2 входят несколько основных модулей: L1-кэш данных (Level-One Dual Port Data Cache), L1-кэш инструкций (Level-One Instruction Cache) с кэшем предварительного декодирования (Predecode Cache), модуль декодирования (Multiple Instruction Decoders), центральный планировщик (Centralized RISC86 Operation Scheduler), вычислительные блоки (Execution Units) и модуль предсказания переходов (Branch Logic).

L1-кэш инструкций и данных, предварительное декодирование. L1-кэш состоит из двух независимых блоков: L1-кэша данных (Level-One Dual Port Data Cache) и L1-кэша инструкций (Level-One Instruction Cache) с кэшем предварительного декодирования (Predecode Cache). L1-кэш данных предназначен только для хранения данных и имеет объем 32 Кбайт. Несколько сложнее обстоит дело с L1-кэшем инструкций: наряду с инструкциями, для хранения которых предназначены 32 Кбайт памяти, в нем хранятся так называемые «биты преддекодирования» (predecode bits) — для них отведено 20 Кбайт памяти. Дело в том, что после загрузки инструкции в L1-кэш инструкций выполняется ее предварительное декодирование (predecoding) — к каждому байту инструкции добавляется пять бит (из этого и следует соотношение 32 Кбайт/20 Кбайт = 8/5), в которые записывается информация о количестве байт, оставшихся до начала следующей инструкции. Эта информация используется на этапе декодирования x86-инструкций в RISC86-инструкции. После того, как L1-кэш инструкций полностью заполнится данными, инструкции вместе с преддекодированными битами передаются в буфер инструкций (Instruction Buffer).

Модуль декодирования (Multiple Instruction Decoders). Модуль декодирования извлекает x86-инструкции (до 16 байт данных с инструкциями за один такт) с битами преддекодирования из буфера инструкций (Instruction Buffer), определяет границы инструкций и преобразует их в RISC86-инструкции. Непосредственно преобразованием занимаются четыре декодера: два для декодирования простых (Short Decoder #1, Short Decoder #2) и два для декодирования сложных x86-инструкций (Long Decoder, Vector Decoder). Одновременно могут работать либо два декодера Short Decoder #1 и Short Decoder #2, либо декодер Long Decoder, либо декодер Vector Decoder.

Два декодера Short Decoder #1 и Short Decoder #2 работают параллельно и обрабатывают наиболее часто используемые x86-инструкции — move, shift, branch, ALU, FPU, а также инструкции из наборов команд MMX и 3DNow!. Декодеры Short Decoder #1 и Short Decoder #2 обрабатывают только часто используемые (most commonly-used) x86-инструкции длиной не более семи байт. Каждый может преобразовать только одну такую x86-инструкцию и сгенерировать 0 (например, при обработке x86-инструкции NOP), одну или две RISC86-инструкции за такт. Таким образом, за один такт оба декодера могут сгенерировать до 4 RICS86-инструкций.

Редко используемые инструкции (semi-commonly-used) длиной до семи байт и обычные инструкции (commonly-used) с длиной большей семи байт, но меньшей или равной 11 байтам обрабатываются декодером Long Decoder, который может декодировать только одну такую x86-инструкцию и сгенерировать до 4 RISC86-инструкций за такт.

Все остальные преобразования (более сложные инструкции, прерывания, и.т.д.) выполняются декодером Vector Decoder. В этом случае Vector Decoder генерирует набор первых RISC86-инструкций и адрес заранее предопределенного набора последующих инструкций, который хранится в ROM-памяти (On-Chip ROM) и извлекается блоком RISC86 Sequencer.

Все наборы RISC86-операций, генерируемые декодерами и извлекаемые из On-Chip ROM всегда (!) состоят из групп, содержащих по четыре RISC86-операции. В том случае, если их получилось меньше, недостающее количество заполняется пустыми RISC86-инструкциями NOP. Например, если Long Decoder преобразовал x86-инструкцию в три RISC86-инструкции, то к ней добавляется одна RISC86-инструкция NOP. Получившийся поток из таких групп поступает в буфер планировщика (Scheduler Buffer) — за один такт всегда передается группа из четырех RISC86-операций.

Центральный планировщик (Centralized RISC86 Operation Scheduler). Планировщик — это сердце процессора AMD-K6-2. Он следит за процессом исполнения RISC86-инструкций, приведением результата их исполнения к x86-архитектуре, а также возвращением результатов спекулятивного выполнения x86-инструкций в соответствии с их порядком поступления на вход процессора.

В буфере планировщика может одновременно содержаться до 24 RISC86-инструкций. Любая из них может быть в любой момент передана на исполнение соответствующему вычислительному блоку (store, load, branch, register X integer/multimedia, register Y integer/multimedia, floating-point), если, конечно, последний свободен. Таким образом, реализуется исполнение инструкций в порядке, отличном от порядка их поступления в буфер (out-of-order execution). В общей сложности планировщик может передать на выполнение шесть и завершить (retire) также шесть RISC86-инструкций за такт.

Вычислительные блоки (Execution Units). Процессор AMD-K6-2 содержит 10 параллельных вычислительных блоков — Store Unit, Load Unit, Integer X ALU, Integer Y ALU, MMX ALU (X), MMX ALU (Y), MMX/3DNow! Multiplier, 3DNow! ALU, FPU и Branch Unit. Каждый блок работает независимо от остальных, так что несколько блоков могут обрабатывать переданные им на исполнение RISC86-инструкции одновременно.

Integer, MMX- и 3DNow!-инструкции передаются по двум независимым шинам — Register X Issue Bus и Register Y Issue Bus. При этом блоки Integer X ALU и MMX ALU (X) подключены только к шине Register X Issue Bus, а Integer Y ALU и MMX ALU (Y) — только к шине Register Y Issue Bus. А вот блоки MMX/3DNow! Multiplier и 3DNow! ALU подключены сразу к обеим шинам, как и блок MMX Shifter, функция которого заключается в том, чтобы переключать блоки MMX/3DNow! Multiplier и 3DNow! ALU между шинами.

Модуль предсказания переходов (Branch Logic). Назначение этого модуля, как следует из его названия, состоит в предсказании возможных переходов.

Наборы инструкций MMX и 3DNow!

До недавнего времени развитие x86-процессоров шло по экстенсивному пути — их производительность наращивалась за счет увеличения тактовой частоты и разрядности шины. При таком подходе затраты на производство процессоров росли быстрее, чем их производительность, — из-за все время ужесточающихся требований к технологическому процессу и большого процента отбраковки кристаллов при их производстве. Очень скоро стало ясно, что экстенсивный путь развития себя исчерпал, и пришло время «интеллектуальных» решений. Одним из них стала предложенная Intel технология MMX.

Ни для кого не секрет, что максимальная производительность требуется от процессора в основном в задачах, связанных с обработкой звуковой и видеоинформации, причем достаточно большая часть процесса обработки данных в таких программах сводится к выполнению специфических наборов операций с целыми числами. Эти наборы команд были выделены в отдельные самостоятельные инструкции, исполняемые процессором, — так появилась технология MMX (MultiMedia eXtentions). Набор MMX-команд состоит из 57 дополнительных инструкций процессора, предназначенных для быстрой обработки целочисленных операндов. Первоначально расширение MMX было реализовано в процессорах фирмы Intel, но к настоящему моменту все x86-процессоры, включая разработанные AMD, IDT и Cyrix, поддерживают его.

Практически все команды MMX относятся к типу SIMD (Single Instruction — Many Data, одна команда на обработку нескольких наборов данных), и могут быть выполнены только в специальном режиме работы процессора, в который он переключается из обычного режима работы. В MMX-режиме регистры математического сопроцессора используются для хранения данных MMX-команд. Такой подход гарантирует совместимость с операционными системами, которые не поддерживают MMX напрямую. Однако каждый переход из одного режима в другой «съедает» несколько десятков тактов процессора, который в это время занимается загрузкой/выгрузкой данных в/из регистров математического сопроцессора и другой подготовительной работой по переключению режима. Поэтому, если переключение режимов будет происходить часто — например, в многозадачной ОС при нескольких запущенных приложениях, часть которых использует MMX-команды, а часть – обычные команды математического сопроцессора с операндами с плавающей точкой, — то эффективность работы процессора значительно снизится.

MMX-команды позволяют значительно ускорить обработку только целочисленных данных и никак не используются при вычислениях с плавающей точкой. Но именно последние активно используются в 3D-приложениях, при выполнении которых загрузка процессора максимальна. Чтобы лучше понять суть проблемы, стоит более подробно рассмотреть процесс формирования компьютером 3D-изображения.

В формировании 3D-изображения участвуют два важнейших компонента компьютера — центральный процессор и графический адаптер, каждый из которых отвечает за свою часть вычислений. Процесс формирования 3D-изображения состоит из четырех этапов.Первый этап — это физическое моделирование. Каждый объект описывается в виртуальном математическом пространстве. Важно заметить, что на этом этапе не учитывается взаимное перекрытие объектов, поскольку еще не определена точка взгляда (положение наблюдателя). Каждый объект существует как бы сам по себе — в своем пространстве и в своей системе координат — и описывается строгими математическими формулами. В виде объектов просчитывается всё — все поверхности (стены, потолки, небо, земля и т.д.) и все действующие лица (люди, машины и и т.д.). Этот этап требует от процессора особенно интенсивных вычислений с плавающей точкой, поэтому он обычно выполняется центральным процессором системы.

Второй этап – геометрическое моделирование. На этом этапе все объекты собираются в едином виртуальном пространстве — единой системе координат. При этом учитывается взаимодействие объектов, формируются геометрические поверхности, рассчитывается освещенность каждого объекта. Именно на этом этапе из проволочной модели объектов формируются объемные поверхности, состоящие из треугольников. Так, шар превращается в набор треугольников, которые в совокупности выглядят как шар. Одновременно с этим происходит «клиппинг» — усечение частей объектов, скрытых другими объектами. Этот этап обработки также требует интенсивных вычислений с плавающей запятой, поэтому он тоже обычно производится центральным процессором.

Третий этап — треугольное проецирование. На этом этапе происходит перевод объемного виртуального мира в мир взгляда из одной точки. При этом активно используются вычисления как с целыми числами, так и с плавающей запятой. Обычно этот этап вычислений производится центральным процессором, однако некоторые наиболее «продвинутые» 3D-ускорители уже берут эту часть вычислений на себя.

И последняя операция — рендеринг. Именно во время рендеринга попиксельно вычисляется освещенность и цвет каждой точки изображения. В этот же момент происходит «натягивание» реалистичных текстур на объекты, что и позволяет получать настоящее трехмерное изображение. Для этого этапа характерны большие объемы целочисленных вычислений. Первоначально предполагалось, что MMX-инструкции центрального процессора будут использоваться именно на этапе рендеринга, но в последнее время целочисленные вычисления на этом этапе выполняются графическим ускорителем.

Таким образом, при работе с 3D-графикой наиболее емкими по вычислительным затратам являются не реализованные в MMX операции по обработке целочисленных данных, а операции с плавающей запятой. Более того, возможности современных графических ускорителей выросли настолько, что они берут на себя большую часть обработки целочисленных данных во время работы с 3D-графикой, а их специализированные чипы стали справляться с этой задачей значительно лучше, чем центральный процессор. В конце концов, «узким горлышком» всей системы при работе с 3D-графикой стала низкая скорость вычислений с плавающей запятой, выполняемых центральным процессором.

Для решения этой проблемы был предложен способ, аналогичный использованному при разработке технологии MMX. Поскольку обычно расчеты сводятся к однотипной обработке больших объемов однотипных же данных, то один из способов значительной экономии процессорного времени – создание таких инструкций процессора, при исполнении которых производится сразу несколько операций по обработке однотипных данных. Для целочисленных данных с этой целью был разработан набор MMX-инструкций (практически все они относятся к типу SIMD). Теперь надо было решить эту же проблему для чисел с плавающей запятой. Именно такое решение и предложила фирма AMD, разработав новую технологию 3DNow!, которая построена на основе набора SIMD-команд для вычислений с плавающей запятой.

Технология 3DNow! имеет две интересные особенности. Первая из них — уменьшение точности производимых вычислений. При расчете выводимых на экран пикселов нет никакой необходимости производить вычисления с высокой точностью. Так что принудительным образом ограничив точность 14 битами (по сравнению с 24-32 битами в традиционных вычислениях), можно получить значительное увеличение скорости расчетов (до трех тактов процессора по сравнению с 30 тактами для обычных команд, например, деления) при снижении точности, несущественном для данного типа вычислений. Вторая особенность — параллельное выполнение инструкций, то есть одновременно могут выполняться две инструкции из набора 3DNow!. В результате этих нововведений фирма AMD добилась весьма высоких результатов, нашедших свое отражение в первом чипе серии 3DNow! — процессоре AMD-K6-2.

Планы AMD

Процессор AMD-K6-2 стал несомненным успехом AMD. Однако всем ясно, что компания не собирается останавливаться на достигнутом. В самое ближайшее время (в начале 1999 г.) планируется к выходу AMD-K6-3, а за ним и AMD-K7 (ближе к середине года).

AMD-K6-3. Сначала будет изготавливаться по 0,25-микронной технологии и иметь частоту ядра 400 МГц. В дальнейшем ожидается выпуск модификаций с частотой ядра 450 МГц и 500 МГц, изготовленных по 0,18-микронной технологии. Будет иметь интегрированный L2-кэш объемом 256 Кбайт, выполненный на одном кристалле с ядром процессора и работающий на частоте ядра (как у Intel Mendocino), поддерживать частоту системной шины в 100 МГц, разъем Socket 7 и платформу Super Socket 7. Так как AMD-К6-3 будет полностью совместим со стандартом Super Socket 7, то L2-кэш, который находится на материнской плате, теперь уже станет L3-кэшем, что тоже должно способствовать дополнительному увеличению производительности.

AMD-K7. Первая версия этого процессора будет изготавливаться по 0,25-микронной технологии, иметь частоту ядра 500 МГц и внешний L2-кэш емкостью 512 Кбайт, работающий на 1/3 частоты ядра процессора. В 2000 г. ожидается появление AMD-K7, работающего на частоте 1000 МГц (1 ГГц), производимого по 0,18-микронному технологическому процессу с использованием медных соединений и имеющего L2-кэш емкостью от 512 Кбайт (интегрирован на кристалле с процессором) до 8 Мбайт (внешний), работающий на частотах от 1/3 до полной частоты ядра. L1-кэш будет емкостью 128 Кбайт (64 Кбайт для данных + 64 Кб для инструкций).

Процессор будет рассчитан на конструктив Slot A и будет использовать 200 МГц системную шину EV-6, разработанную DEC и применяемую в системах с процессором Alpha. Сначала предполагается использовать 100 МГц SDRAM-память, а позже — 200 МГц Direct RDRAM. Будет, естественно, поддерживаться 3DNow!, а также многопроцессорность.

Процессоры Cyrix

Cyrix 6x86 (кодовое название M1) был первым Pentium-совместимым процессором, разработанным компанией Cyrix. Он появился на рынке в феврале 1996 г., имел L1-кэш объемом 16 Кбайт и изготавливался по 0,65-микронной технологии. У процессора Cyrix 6x86 было только одно напряжение питания, равное 3,52 В, — то есть на входе процессора и на его ядре было одинаковое напряжение в 3,52 В. Впоследствии, продолжая развивать линейку процессоров Cyrix 6x86, компания-производитель выпустила две модификации базовой модели: Cyrix 6x86L и Cyrix 6x86LV, которые изготавливались уже по 0,35-микронной технологии и имели два разных напряжения питания — входное и на ядре процессора. Для Cyrix 6x86L входное напряжение было равно 3,3 В, а напряжение на ядре процессора — 2,8 В, а для Cyrix 6x86LV — 3,3 В и 2,45 В соответственно. Все процессоры линейки Cyrix 6x86 изготавливались под разъем Socket 5 или Socket 7, а также имели PR-рейтинг от PR90+ — в том случае, когда частота на системной шине была равна 40 МГц, а частота на ядре процессора — 80 МГц, до PR200+ — соответсвенно 75 МГц и 150 МГц.

PR-рейтинг. Доминирующее положение Intel на рынке 586-х процессоров способствовало тому, что тактовая частота, используемая Pentium, фактически легла в основу классификации производительности всех 586-x процессоров. В этой ситуации IBM, Cyrix, SGS Thomson и AMD совместно разработали стандарт для измерения реальной производительности процессоров, независимо от изготовителя, тактовой частоты ядра и системной шины или архитектуры процессора.

Эта концепция, получившая название «PR-рейтинг» (Performance Rating — PR), исходила из того, что пользователю в конечном счете важна полезная практическая мощность процессора, и базировалась на тесте Winstone 96 Ziff Davis Benchmark. PR-рейтинг любого процессора был равен величине тактовой частоты процессора Intel Pentium, показавшего такой же или менее высокий результат при прохождении тестов и набора Winstone 96 в абсолютно идентичной конфигурации ПК.

Таким образом, каждому кристаллу AMD-K5 или Cyrix 6х86 присуждался PR-рейтинг, который не случайно совпадал с величиной тактовой частоты соответствующего процессора Intel Pentium. Если показатель производительности находился в промежутке между двумя величинами тактовой частоты Intel Pentium, то избиралась более низкая величина — то есть производительность скорее преуменьшалась, чем преувеличивалась. Выигрыш для пользователя — это понятное и поддающееся проверке утверждение о том, что, например, «кристалл AMD-K5-PR133 обладает по меньшей мере таким же быстродействием, что и Intel Pentium с тактовой частотой 133 МГц». Следует обратить внимание на то, что в этом примере ничего не говорится о тактовой частоте AMD-K5, которая, вообще говоря, не обязана быть равной 133 МГц. Соответственно, тактовая частота кристалла Cyrix 6x86-PR200+ равнялась не 200 МГц, а 150 МГц.

Cyrix 6x86MX (кодовое название M2) стал следующим процессором, выпущенным Cyrix — появился на рынке в конце мая 1997 г. Ядро Cyrix 6x86MX построено на основе ядра Cyrix 6x86 и фактически представляет собой несколько улучшенный вариант последнего. Технологический процесс — 0,35-микронный (0,25-микронный для более поздних моделей), разъем — Socket 7, объем L1-кэша — 64 Кбайт, входное напряжение — 3,3 В, напряжение на ядре — 2,9 В, поддерживается набор инструкций MMX. PR-рейтинг Cyrix 6x86MX измеряется относительно Intel Pentium MMX и может принимать значения от PR133 до PR266.

В середине апреля 1998 г. компания Cyrix представила свой новый процессор Cyrix M II-300 c PR300, а через месяц — Cyrix M II-333 c PR333. Эти процессоры идут следующими в линейке Cyrix 6x86MX и отличаются от своих предшественников только более высокой внутренней частотой и другим названием — все остальное осталось прежним. Изменение названия связано с тем, что PR-рейтинг процессоров Cyrix M II измеряется теперь относительно Intel Pentium II, а не Intel Pentium MMX.

Cyrix M3 — следующий процессор от Cyrix, выпуск которого намечен на вторую половину 1999 г. Этот процессор седьмого поколения с х86-архитектурой будет построен на новом ядре с кодовым названием Jalapeno; он будет изготавливаться по 0,18-микронной технологии, иметь L1-кэш объемом 32 Кбайт (16 Кбайт для инструкций + 16 Кбайт для данных), L2-кэш объемом 256 Кбайт, интегрированный на одном кристалле с ядром и работающий на частоте ядра, поддерживать наборы инструкций MMX и 3DNow!.

Первоначально частота ядра будет равна 500 МГц. К концу 1999 г. Cyrix планирует представить процессор с частотой 600 МГц, а в первом квартале 2000-го — с частотой 666 МГц. Частота системной шины будет равна 100 МГц или 133 МГц.

Предполагается, что Cyrix М3 также будет иметь встроенный графический узел. Таким образом, можно будет сэкономить деньги на видеокарте. Cyrix М3 будет также содержать интегрированный контроллер памяти, который, по утверждениям компании, способен уменьшить время доступа к DRAM. По данным Cyrix, это время будет составлять менее 20 нс против 50 нс для нынешних реализаций контроллеров памяти архитектур Socket 7 и Slot 1. Их контроллер также способен держать открытыми до 32 страниц памяти, что превосходит возможности нынешних чипсетов.